[COVID-19] ファームロジックスは通常通り営業しております。お客様と私共スタッフの安全のため、業務にはクラウド基盤、ネット会議、電子契約等を全面的に導入しております。
ファームロジックスでは、ディジタルシグナルプロセッサ（DSP）から IoT（モノのインターネット）、AI（人工知能）まで、組込ソフトウェアを中心に、お客様の技術導入や御社内トレーニングをお手伝いします。
こんなお客様をお手伝いします
「うちは組込ソフト設計者がいないので…」、「何から始めたら良いか分からない…」。そんなお客様をお手伝いします。得意技術を持ち寄り、ビジネスパートナーの全てで Win-Win の関係を築いてまいります。
- 組込設計のラピッド・プロトタイピング（迅速な試作）をいたします。
- 技術課題に対する最新のソフトウェア技術と解決法を提案いたします。
- メーカーや特約店に頼れない中小規模のお客様をサポートいたします。
2020年: 半導体特約店を頼れない時代に
ファームロジックスの 3つの約束
- 御社のために作り上げます
- お客様の現場が抱える問題は多様です。お話を伺い、実際に現場を拝見し、最適な解法を紹介いたします。ファームロジックスは、出来合いの製品をそのままお渡ししません。
- もし、ハコモノを御希望の場合、信頼できる他社製品を紹介いたします!
- 全てを御社にお見せします
- 設計に使用している部品、回路図、ソフトウェア、参考とした外部技術資料を開示いたします。
- パートナーや協力会社の優れた技術や製品には、最大限の敬意を払います。私共が作り上げたように見せかけることは致しません。
- コストは最小限にします
- お客様のニーズや使用頻度に最適な、世界先端のサービスや製品を紹介いたします。高額で不適切な、あるいは時代遅れの製品は提案いたしません。
- 何かを決めてしまう前に、お支払いになる前に、まずはファームロジックスに御相談ください。（御相談は無料です）
こんな御相談を承ります
小さな試作や設計支援など、お気軽に御相談ください。（contact@flogics.com）
Debugging VexRiscv, on TinyFPGA-BX, by OpenOCD + FT232R + GDB. 嬉しかったので、思わず欲張ってしまい、ブログのタイトルにキーワードを 4つも納めてしまいました。 先日、TinyFPGA-BX 上に RISC-V のソフトコアプロセッサ VexRiscv を載せて動かすところまで御紹介しましたが、今日は OpenOCD + gdb で V… 続きを読む »
Just ran softcore processor VexRiscv (RISC-V of course) on TinyFPGA-BX without XIP functionality. 相変わらずの SpinalHDL 日和です。 🙂 今日は、RISC-V ソフトコアプロセッサ実装で有名な VexRiscv を、これまた有名な FPGA ボード TinyFPGA-BX で動かしてみました… 続きを読む »
Building an electronic roulette by Arduino. 今日は少し趣向を変えて、子供向けの「電子ルーレット」の製作です。ちょうど春休みですし、件の外出自粛ということもあるので、トライしてみてはいかがでしょうか。必要な部品やソフトは全てネットで手に入ります。ハンダ付けや工具は使わないので、お子さんと一緒に作業しても安心です! オジサンオバサンのための昔ばなし（読まなく… 続きを読む »
Reading SpinalHDL original UART code to get better insight. いままで、SpinalHDL で自前の UART を書いてきましたが、今日は SpinalHDL 本家の UART コードを読んでみました。どうも私は人様の書いたコードを読むのがあまり好きでないようで、ちょっとモチベーションが湧かなかったのですが、優秀な先達技術者の設計を読むのは… 続きを読む »
By adding APB3 and a state machine to my UART, convert character code on TinyFPGA BX. 前回まで、しばらく自作の UART 回路を改良（?）してきましたが、新学期も近いことですし（?）今回は以下を完成させ、自作 UART にいちおうケリをつけようと思います。 UART 受信回路にも APB3（AMBA 3 APB）… 続きを読む »
Correct understanding of assignments in SpinalHDL. シミュレーション波形の見直し 先日、SpinalHDL で文字列送信のコードを設計しましたが、後になってシミュレーション波形を見ていて釈然としない点がありました。 以下に波形を示します。 io.payload の更新が 1クロック遅れる 最初のクロックエッジで io_payload g "H" に… 続きを読む »
Before designing FIFO by myself, trying to understand Spinal m2sPipe. 前回、自力で FIFO の設計を試みましたが、直感的なやり方では設計が困難なことが分かりました。そこで、もう少し形式的な手法ということで、いくつか教科書をひっくり返し、Mealy マシンの設計について復習してみました。Google で検索するといろいろ出てくる… 続きを読む »
FIFO design was harder than expected. 今回は、SpinalHDL を使って FIFO の設計をしてみることにします。 FIFO ってなに? FIFO は、ソフト設計の世界ではキューと呼ばれることのほうが多いかも知れません。今回の私の興味としては、前回までに設計してきた UART との関係があります。例えば、UART 送信ブロックはシステムクロックの毎サイクルに… 続きを読む »
Also designed UART Receiver. ソフト屋のための SpinalHDL FPGA 設計入門「UART 設計編」の番外編、受信回路の設計です。前回までに UART の送信回路を設計しました。送信回路ができれば受信回路も簡単だろう、受信回路は後回しにしてバス設計でも勉強するか、と思っていたのですが、受信回路には受信回路のノウハウがありそうなので、今日は受信回路を設計してみました… 続きを読む »
Implementing AMBA 3 APB (Advanced Peripheral Bus) for the designed UART transmitter. ソフト屋のための SpinalHDL FPGA 設計入門「UART 設計編」の第3回目です。前回は、UART 送信器の HDL コードをクリーンアップすると同時に、文字列送出のためのロジックを設計しました。さらにレジスタの初期化… 続きを読む »
