Reading SpinalHDL original UART code to get better insight. いままで、SpinalHDL で自前の UART を書いてきましたが、今日は SpinalHDL 本家の UART コードを読んでみました。どうも私は人様の書いたコードを読むのがあまり好きでないようで、ちょっとモチベーションが湧かなかったのですが、優秀な先達技術者の設計を読むのは大事ですし（「チャンスがあればいつでもコードを盗め」でしたっけ?）、いまならまだ… 続きを読む »
By adding APB3 and a state machine to my UART, convert character code on TinyFPGA BX. 前回まで、しばらく自作の UART 回路を改良（?）してきましたが、新学期も近いことですし（?）今回は以下を完成させ、自作 UART にいちおうケリをつけようと思います。 UART 受信回路にも APB3（AMBA 3 APB）を設ける シミュレーションコードの掃除 マイコンを使わずに文字コード変換（小文字… 続きを読む »
Also designed UART Receiver. ソフト屋のための SpinalHDL FPGA 設計入門「UART 設計編」の番外編、受信回路の設計です。前回までに UART の送信回路を設計しました。送信回路ができれば受信回路も簡単だろう、受信回路は後回しにしてバス設計でも勉強するか、と思っていたのですが、受信回路には受信回路のノウハウがありそうなので、今日は受信回路を設計してみました。 まずは Git repo 今回も最初に Git repo へのリンクを書いて… 続きを読む »
Implementing AMBA 3 APB (Advanced Peripheral Bus) for the designed UART transmitter. ソフト屋のための SpinalHDL FPGA 設計入門「UART 設計編」の第3回目です。前回は、UART 送信器の HDL コードをクリーンアップすると同時に、文字列送出のためのロジックを設計しました。さらにレジスタの初期化も盛り込みました。今回は、設計した UART 送信器にバス回路を追加してみましょう… 続きを読む »
Improving my first UART logic, designed by SpinalHDL, for FPGA. ソフト屋のための SpinalHDL FPGA 設計入門「UART 設計編」の第2回目です。前回は、とりあえず一文字のキャラクタを連続して送信する回路を設計し、実際に UART-USB ブリッジを介してパソコンに繋いでみました。 今回の内容は以下の通りです。 UartCore 状態遷移図のあちこちにある冗長なカウンタをまとめる UartCore をイ… 続きを読む »
How software programmers design a UART peripheral on FPGA. ソフト屋のための SpinalHDL FPGA 設計入門の続編です。前回は SpinalHDL で PWM 回路を設計し、FPGA（TinyFPGA BX）で動かしてみました。今回はもう少し実用性と今後の発展を考えて、UART 送信回路を設計してみることにします。 ちなみに、SpinalHDL にはちゃんとした UART の設計例が載っているのですが、初めから… 続きを読む »
Deployed JTAG functionality of SpinalHDL on TinyFPGA BX and controlled it by Python. いままで、TinyFPGA BX に PWM 機能を載せてみたり、RISC-V を JTAG デバッグしてみたりしてきましが、今回は RISC-V を使わずに JTAG 機能だけを評価してみることにしました。JTAG というとマイコンデバッグのイメージが強いですが、本来、デジタル回路を外部から観測したり制御し… 続きを読む »
Just ran softcore processor VexRiscv (RISC-V of course) on TinyFPGA-BX without XIP functionality. 相変わらずの SpinalHDL 日和です。 🙂 今日は、RISC-V ソフトコアプロセッサ実装で有名な VexRiscv を、これまた有名な FPGA ボード TinyFPGA-BX で動かしてみました。技術的には難しくないと思うのですが、SpinalHDL を知らないと、ちょっと… 続きを読む »
Correct understanding of assignments in SpinalHDL. シミュレーション波形の見直し 先日、SpinalHDL で文字列送信のコードを設計しましたが、後になってシミュレーション波形を見ていて釈然としない点がありました。 以下に波形を示します。 io.payload の更新が 1クロック遅れる 最初のクロックエッジで io_payload g “H” になった後、次のクロックでも io.payload が &… 続きを読む »
FIFO design was harder than expected. 今回は、SpinalHDL を使って FIFO の設計をしてみることにします。 FIFO ってなに? FIFO は、ソフト設計の世界ではキューと呼ばれることのほうが多いかも知れません。今回の私の興味としては、前回までに設計してきた UART との関係があります。例えば、UART 送信ブロックはシステムクロックの毎サイクルに送信データ（キャラクタ）を受け付けることはできません。UART が 1つのキャラ… 続きを読む »