Investigating bus transactions between VexRiscv core and memory. FPGA 用の RISC-V 実装である VexRiscv と、それを使った Murax SoC の素晴らしい点の一つに、標準で JTAG インターフェイスと、OpenOCD によるデバッグ機能が用意されていることが挙げられます。もちろん実デバイス（FPGA）でも JTAG デバッグができますが、それだけでなくシミュレーション上でも同様のことができ… 続きを読む »
Added a PWM output control to VexRiscv (RISC-V) Murax Soc. 先日、VexRiscv Murax SoC を TinyFPGA-BX で動かす修正を御紹介しましたが、今回は自分で書いた小さな小さなペリフェラル（PWM 出力）を APB3 バス経由で Murax SoC に繋いでみました。 SpinalHDL によるコードは非常にシンプルで明解です。じゃん。 package flogics.vexriscv.pwm imp… 続きを読む »
Debugging VexRiscv, on TinyFPGA-BX, by OpenOCD + FT232R + GDB. 嬉しかったので、思わず欲張ってしまい、ブログのタイトルにキーワードを 4つも納めてしまいました。 先日、TinyFPGA-BX 上に RISC-V のソフトコアプロセッサ VexRiscv を載せて動かすところまで御紹介しましたが、今日は OpenOCD + gdb で VexRiscv 上のコードをデバッグしてみることにしました。Dolu1990 (… 続きを読む »
Just ran softcore processor VexRiscv (RISC-V of course) on TinyFPGA-BX without XIP functionality. 相変わらずの SpinalHDL 日和です。 🙂 今日は、RISC-V ソフトコアプロセッサ実装で有名な VexRiscv を、これまた有名な FPGA ボード TinyFPGA-BX で動かしてみました。技術的には難しくないと思うのですが、SpinalHDL を知らないと、ちょっと… 続きを読む »
Building an electronic roulette by Arduino. おうちで遊ぼう、勉強しよう! 今日は少し趣向を変えて、子供向けの「電子ルーレット」の製作です。ちょうど春休みですし、件の外出自粛ということもあるので、トライしてみてはいかがでしょうか。必要な部品やソフトは全てネットで手に入ります。ハンダ付けや工具は使わないので、お子さんと一緒に作業しても安心です! オジサンオバサンのための昔ばなし（読まなくていいです 🙂 ） 私が小学生の頃、エレキットと呼… 続きを読む »
Reading SpinalHDL original UART code to get better insight. いままで、SpinalHDL で自前の UART を書いてきましたが、今日は SpinalHDL 本家の UART コードを読んでみました。どうも私は人様の書いたコードを読むのがあまり好きでないようで、ちょっとモチベーションが湧かなかったのですが、優秀な先達技術者の設計を読むのは大事ですし（「チャンスがあればいつでもコードを盗め」でしたっけ?）、いまならまだ… 続きを読む »
By adding APB3 and a state machine to my UART, convert character code on TinyFPGA BX. 前回まで、しばらく自作の UART 回路を改良（?）してきましたが、新学期も近いことですし（?）今回は以下を完成させ、自作 UART にいちおうケリをつけようと思います。 UART 受信回路にも APB3（AMBA 3 APB）を設ける シミュレーションコードの掃除 マイコンを使わずに文字コード変換（小文字… 続きを読む »
Correct understanding of assignments in SpinalHDL. シミュレーション波形の見直し 先日、SpinalHDL で文字列送信のコードを設計しましたが、後になってシミュレーション波形を見ていて釈然としない点がありました。 以下に波形を示します。 io.payload の更新が 1クロック遅れる 最初のクロックエッジで io_payload g “H” になった後、次のクロックでも io.payload が &… 続きを読む »
Before designing FIFO by myself, trying to understand Spinal m2sPipe. 前回、自力で FIFO の設計を試みましたが、直感的なやり方では設計が困難なことが分かりました。そこで、もう少し形式的な手法ということで、いくつか教科書をひっくり返し、Mealy マシンの設計について復習してみました。Google で検索するといろいろ出てくると思いますが、この説明の 13ページに出てくる図（Mealy と Moore マ… 続きを読む »
FIFO design was harder than expected. 今回は、SpinalHDL を使って FIFO の設計をしてみることにします。 FIFO ってなに? FIFO は、ソフト設計の世界ではキューと呼ばれることのほうが多いかも知れません。今回の私の興味としては、前回までに設計してきた UART との関係があります。例えば、UART 送信ブロックはシステムクロックの毎サイクルに送信データ（キャラクタ）を受け付けることはできません。UART が 1つのキャラ… 続きを読む »