「RISC-V」カテゴリーアーカイブ

Running code on SPI ROM of TinyFPGA BX with VexRiscv (small) Briey SoC, or XiP (execute-in-place) in short. 前回は、VexRiscv 上の RISC-V SoC に AXI4 のバスマスタを追加してみましたが、今回はその逆に、AXI4 のバススレーブを追加してみました。それだけでは面白くない… 続きを読む »

Added an AXI4 bus master (DMA) to Briey, RISC-V SoC written by SpinalHDL. 久しぶりの投稿です。先日、TinyFPGA BX で、AXI4 クロスバ付きの VexRiscv SoC を動かしてみました。今回は重い腰を上げて、この AXI4 クロスバに新しいバスマスタ（つまり DMA）を設計して繋いでみましょう。 今回はデータの… 続きを読む »

Added SPI Peripheral functionality to Murax (free RISC-V SoC). 以前、TinyFPGA BX 上で動作する VexRiscv SoC Murax に PWM 機能を追加してみましたが、今回はもう少し実用的なペリフェラルとして、SPI ペリフェラルインターフェイスを追加してみました。目的の一つとして、クロックドメインをまたぐ設計を少し勉強… 続きを読む »

Investigating bus transactions between VexRiscv core and memory. FPGA 用の RISC-V 実装である VexRiscv と、それを使った Murax SoC の素晴らしい点の一つに、標準で JTAG インターフェイスと、OpenOCD によるデバッグ機能が用意されていることが挙げられます。もちろん実デバイス（FPGA）でも JT… 続きを読む »

Added a PWM output control to VexRiscv (RISC-V) Murax Soc. 先日、VexRiscv Murax SoC を TinyFPGA-BX で動かす修正を御紹介しましたが、今回は自分で書いた小さな小さなペリフェラル（PWM 出力）を APB3 バス経由で Murax SoC に繋いでみました。 SpinalHDL によるコードは非常にシンプルで明解… 続きを読む »

Just ran softcore processor VexRiscv (RISC-V of course) on TinyFPGA-BX without XIP functionality. 相変わらずの SpinalHDL 日和です。 🙂 今日は、RISC-V ソフトコアプロセッサ実装で有名な VexRiscv を、これまた有名な FPGA ボード TinyFPGA-BX で動かしてみました… 続きを読む »